Bagaimana bisa saya lakukan ECO dalam pelaksanaan FPGA!

[gauz]

Aku punya desain besar, dan itu benar-benar memakan waktu untuk menjalankan aliran penuh melalui dari sintesis untuk memetakan secara normal, jika aku telah menjalankan aliran untuk satu waktu, dan kemudian aku menemukan beberapa kendala bantalan perlu dialokasikan kembali, bagaimana mungkin Aku mendapat mengimplementasikan baru dengan cepat, sama seperti menjalankan ECO dalam desain asic???
Harus saya jalankan kembali semua peta, par lagi?
Terima kasih!

 

[echo47]

Kedengarannya seperti Anda berbicara tentang alat ISE Xilinx.
Cobalah "incremental sintesis" dan "resynthesize".Lihat Panduan Pengguna XST.
Coba "modus panduan" selama routing.Lihat Development System Reference Guide.

 

[gauz]

terima kasih!
Par.ncd saya menggunakan file sebagai file dan panduan panduan pembuatan MMS diatur ke leverage untuk kedua peta dan par, tetapi tampaknya masih memakan waktu, tidak merasakan kecepatan-up.

 

[karikalan_t79]

bagaimana hasil Fae Xilinx dan Xilinx webcase support, biasanya mereka mendukung seperti ini penerbit