Bagaimana Anda tahu di mana untuk menambahkan gerbang jam di desain?

K

kumar_eee

Guest
Bagaimana Anda tahu di mana untuk menambahkan gerbang jam di desain?. Apa kriteria dasar yang diikuti sambil menambahkan gerbang jam di desain?.
 
Jam gating dapat ditambahkan secara manual ke dalam RTL (berdasarkan definisi arsitektur) atau secara otomatis oleh alat sintesis. mantan. Dalam SOC Anda dapat memiliki jam modul generasi Anda membuat jam gated terpisah untuk setiap IP pada chip Anda. Hanya memiliki sebuah register diprogram di dalam kamu modul jam untuk memungkinkan Anda untuk mengubah setiap clock on / off secara terpisah. ex2. alat sintesis dapat diizinkan untuk menambah jam gating secara otomatis. Kasus umum adalah untuk memungkinkan sinyal seperti di bawah ini. Anda dapat menentukan jumlah minimum register menjadi terjaga keamanannya secara otomatis sehingga Anda tidak mendapatkan sel jam gating register gating tunggal. selalu @ (posedge CLK) if (terlebih dulu) Rega
 
Shelby penjelasan yang bagus, hanya menambah ini,, umumnya alat akan menambahkan gerbang jam di mana sekelompok mux-register memiliki pasangan yang umum memungkinkan, sebagian besar alat lingkup akan terbatas pada hirarki tunggal, dan u dapat menonaktifkan perilaku ini defualut,,, oleh ckgating u mendapatkan kekuatan dinamis dan keunggulan daerah pada biaya kecepatan
 
Saya setuju dengan kalian bahwa ia akan menyimpan disipasi daya dinamis .. Tapi, Bagaimana Anda datang dengan apa bagian / nomor yang ingin mematikan jika tidak digunakan?. Katakanlah saya memiliki 50 register dalam desain saya, sekarang qstn adalah Bagaimana Anda tahu di mana untuk memasukkan gerbang jam & Bagaimana anda kelompok register?.
 
hi kumar, alat EDA bisa datang dengan jumlah yang terbaik dari reg untuk digabungkan, dan hanya kita perlu mengatakan max dan bandwidth menit, dan satu hal lagi, jika memungkinkan sinyal sama maka hanya regs ini dapat digabungkan jika tidak mereka bisa; t. dan exp saya mengatakan bahwa min & batas max bandwidth akan datang dari uji hanya [size = 2] [color = # 999999] Ditambahkan setelah 49 detik: [/color] [/size] penggabungan i mean,, dapat clked dari CLK tunggal gerbang
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top