ATPG dan pasca-layout simulasi

[ywguo]

Halo,

Saya merancang sebuah chip dengan rantai scan.Tempat dan rute yang dihasilkan alat untuk scan file untuk desain menginstruksikan kompiler untuk menyusun ulang rantai pemindaian.Kemudian desain kompiler netlist diekspor ke TetraMax.

Kami berlari ATPG dan pola-pola tes yang dihasilkan.Tes simulasi dengan pola dan disintesis netlist membuktikan bahwa rantai memindai benar.Tapi simulasi dengan pola tes dan pasca-layout netlist gagal.

Apakah Anda alami dengan desain DFT?Any comments are welcome.Terima kasih

Yawei Guo

 

[joe2moon]

>> Simulasi dengan netlist disintesis berlalu ...
>> Simulasi post-layout netlist gagal ....
-------------------------------------------------- ---------------
Pada awalnya, Anda harus tahu perbedaan dari 2 simulasi berjalan.

Sebagai contoh, pilihan macam apa yang telah digunakan selama simulasi?

Selama simulasi w / disintesis netlist, mungkin Anda menggunakan unit-delay-delay atau nol, dan tidak turn-on waktu cek.

Sementara simulasi w / post-layout netlist, mungkin Anda telah dijelaskan sebuah file SDF.
-------------------------------------------------- ----------------

Kedua, pastikan-layout posting Anda netlist adalah STA bersih dalam modus scan.

Terutama, tidak ada pelanggaran waktu penahanan diperbolehkan.
-------------------------------------------------- -----------------

Berharap ide-ide di atas dapat membantu lebih atau kurang

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />

 

[sam31]

Hai,

Ada waktu pelanggaran?

 

[ywguo]

Hai,

Saya menggunakan rantai memindai penataan kembali memperkenalkan aliran oleh Synopsys.Akhirnya, saya menemukan desain kompiler tidak menyusun ulang rantai scan seperti yang di tempat dan rute alat.Menurut yang mengalir, desain kompiler harus menyusun ulang rantai scan setelah tempat dan rute dengan di tempat dan rute alat.

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />Sebelum tempat dan rute, desain kompiler menulis berikut.

dc_shell> set_scan_configuration-prtool avant
dc_shell> write_layout_scan-out design.def-noclockdomain
dc_shell> write-f db-hier-out mydesign.db cpu
dc_shell> write-f cpu Verilog-hier-out mydesign.v

Dalam Apollo, aku melepas memindai Chian sebelum preplacement, kemudian menghubungkan yang memindai rantai dan dioptimalkan setelah CTS.

Menulis keluar scan baru menyusun ulang berkas
dbDumpScanChain (geGetEditCell) "scan.rpt"

Setelah tempat dan rute, desain compiler membaca

dc_shell> set_scan_configuration-prtool avant
dc_shell> set_scan_configuration-prfile scan.rpt
dc_shell> set true test_dont_fix_constraint_violations
dc_shell> insert_dft-ignore_compile_design_rules

Apakah anda memiliki komentar?

Thanks for your kindful bantuan.

Yawei

 

[dr_dft]

Yawei,

Apakah ada alasan mengapa Anda tidak bisa menulis scan-mengatur kembali netlist dari Apollo, dan menggunakannya untuk ATPG Anda dan pasca-layout sim?
Mengapa Anda perlu kembali ke desain-compiler?

 

[ywguo]

Hi, dr_dft,

4 hari yang lalu, saya hanya menulis scan mengatur kembali netlist dari tempat dan rute alat, tapi ATPG tidak dapat menemukan rantai scan.Jadi aku mencoba menggunakan aliran yang saya dijelaskan di atas.Terima kasih
Yawei

 

[dr_dft]

Ywguo,

Kedengarannya seperti masalah Anda pada masa pasca-layout netlist diproduksi oleh Apollo.Apakah mungkin bahwa Apollo tidak melakukan penataan kembali dengan benar?
Apa kesalahan / peringatan pesan yang Anda dapatkan ketika Anda mencoba untuk menjalankan ATPG dengan postlayout netlist?

 

[szwxxy]

dr_dft wrote:

Ywguo,Kedengarannya seperti masalah Anda pada masa pasca-layout netlist diproduksi oleh Apollo.
Apakah mungkin bahwa Apollo tidak melakukan penataan kembali dengan benar?

Apa kesalahan / peringatan pesan yang Anda dapatkan ketika Anda mencoba untuk menjalankan ATPG dengan postlayout netlist?