ATA controller desain dalam FPGA

Y

yongqin2005

Guest
ketika desain ATA tuan rumah, saya bertemu dengan masalah: setelah ulang perangkat keras, daya atau perangkat lunak ulang, tuan rumah yang dirancang oleh me, merah memiliki nilai dari register seperti status mendaftar, LBA rendah mendaftar, LBA High mendaftar LBA pertengahan mendaftar, Device atau mendaftar di ATA hard disk (MAXTOR 250g).Mengherankan saya, nilai-nilai yang sama: 0xFF7F.Kenapa ?????????help me, thank u lagi!

 
kabel OK, tidak masalah.
Urutan waktu yang dirancang sesuai dengan ATA/ATAPI-6.Namun, tuan rumah tidak dapat membaca block.After mendaftar ulang perangkat keras, DD [15:0] == FF7Fh.
Tetapi semua nilai dibaca oleh tuan rumah yang FF7Fh.Mengapa?

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Sangat sedih atau menangis" border="0" />
 
cukup baik lagi untuk daya urutan atas.Por dan nilai-nilai yang mendaftar.

 
memeriksa konfigurasi hard disk.
i think u have dikonfigurasi (menggunakan mereka jumper) yang harddisk sebagai budak.
reconfigure sebagai tuan.

 
Apapun ATA harddisk (MAXTOR 250GB HDD PATA 133) dikonfigurasi (menggunakan pelompat) sebagai master atau slave mode, hasilnya adalah sama: DAFTAR Blokir
tidak dapat ditulis atau dibaca.

Biasanya hanya J50 OK.
master mode:
OOOO
|
ooooo
J50 J48 J46 J44 J42I
don't know why .......
Help me, thank u dari hati!

 
Yang telah dibuat ATA HDD host controller untuk membaca dan menulis data dari / ke ATA hard disk?
Mode: PIO, Ultra DMA133 atau Ultra DMA100.
Saya telah melihat IDE inti pada opencores,
sekarang hampir hanya urutan waktu koordinasi.
tetapi bagaimana merancang sebuah host controller dengan FPGA seperti CPU untuk ditransfer ke / dari perangkat ATA?Saya tulis di FSM Verilog hdl, tetapi ketika saya coba, menemukan bahwa blok register tidak dapat dioperasikan: nilai-nilai tidak dapat dibaca atau ditulis dari register di HDD.

master beroperasi di mendaftar / PIO mode0, nilai-nilai merah oleh host yang 0xFF7F.
Mengapa ??????

 
Yang telah dilakukan ATA HDD (harddisk) controller?Please help me, 3x

 
0, i know that Pin DD7 terhubung dengan pull-down ristance.So itu selalu "0".
Tetapi bagaimana untuk membaca / menulis blok mendaftar dengan benar?

 
3x, sekarang saya akan melakukan UDMA TRANSFER MODE.
help me, 3k u!

 
cheak bahwa Anda telah membuat harddisk driver utama atau budak, dan setiap kali Anda menulis membaca perintah cheak jika anda telah menunjukkan hard disk driver benar!Ditambahkan setelah 5 menit:Anda juga dapat melakukan pekerjaan di bawah ini: Pertama, Anda dapat cheak jika Anda menulis alamat yang benar, kedua, Anda dapat cheak jika Anda memiliki ulang harddisk driver benar dan memulai dengan kanan parameter!

 
Sekarang saya punya fakta yang beroperasi di HDD standar HDD PIO mode setelah reset.Host dapat menulis / membaca data: 512B ke / dari sektor di HDD.
UNTUK menetapkan perangkat PIO mode 4, tuan rumah menulis 8'h03 menjadi fitur mendaftar, 8'h0C ke sektor count mendaftar, dan commond kode: 8'hEF menjadi perintah mendaftar.
Namun, membaca / menulis waktu siklus tidak mengurangi.
Mengapa?Help me, please

 
Sekarang saya uji saya program yang mendukung PIO mode 0 ... 4, tetapi ketika continully
membaca / menulis data dari / ke cache dari Maxtor HDD, tak salah lagi dengan semakin banyak sektor operarted berturut-turut.
Mengapa ??????

 
Ketika saya desain host controller HDD dengan Ultra DMA Mode 5 (mis. UDMA100),
setelah 256 kata writtten, nilainya 51h dalam status mendaftar.
Saya berpendapat bahwa data CRC error, jadi cara untuk memecahkan masalah?
help me, please.
3x u

 
Hai
Apakah Anda mempunyai masalah waktu dengan FPGA?
U juga yakin bahwa perangkat yang bekerja dengan baik atau u
don't have info about it.

Terima kasih
Haytham

 
Saya yakin bahwa saya menggunakan kabel 80 konduktor, 256 kata tertulis, dan menegaskan INTRQ
maka nilainya 51h tentang status mendaftar, ICRC menegaskan (1) Kesalahan dalam mendaftar.
Why ????????????
Selain itu, datang dari CRC aturan ATA / atapi 6.
Help me, please
3k u

 
do u get the CRC kesalahan di bawah kecepatan udma mode juga?
CRC kesalahan jika dipandang hanya dalam mode5 maka dapat sinyal beberapa isu integritas di papan.memastikan sinyal yang benar dihentikan.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top