Apakah desain ini membutuhkan FIFO Synchronizer?

[elec-eng]

Hi all

Bisakah Anda membantu saya

Aku punya desain di mana beberapa jam sinkron digunakan "seperti digambarkan dalam gambar"

Jadi aku punya kasus "Synchronous Jam Dominn Crossing", yaitu jam memiliki sifat sebagai berikut:

-Mereka berasal jam "yaitu mereka berasal dari akar yang sama jam"

-Setiap jam adalah bilangan bulat kelipatan dari jam root

-Semua-akan sisi positif dari semua jam adalah alligned

Jadi, Apakah saya harus menggunakan Penyelaras "2 Flip-Flops atau FIFO" antara berbagai

sunsystems menggunakan jam sinkron ini
<img src="http://images.elektroda.net/79_1233175340.gif" border="0" alt="Does this design need a FIFO Synchronizer ?" title="Apakah desain ini membutuhkan FIFO Synchronizer?"/>
terima kasih

 

[AdvaRes]

Saya tidak dapat melihat gambar.

 

[rberek]

Ketika Anda mengatakan bahwa mereka berasal dari jam yang sama dan bahwa sisi positif dijamin harus diarahkan, apakah berarti bahwa mereka tiba di FPGA seperti itu, atau bahwa mereka dijamin tiba di sampling sandal jepit seperti itu?

Jika jam mulai sejajar, tetapi didistribusikan oleh berbagai pohon jam, tidak ada jaminan bahwa mereka akan tetap selaras.

Jadi, jika Anda tahu fakta bahwa jam ini tiba di blok sampling sejajar, Anda mungkin bisa membuang Metastabilitas pengerasan.Jika Anda mampu memukul waktu tambahan meskipun, lebih baik aman daripada menyesal dan contoh mereka.

rb

 

[cherukukeshav]

Hai,

Ada beberapa kemungkinan di sini seperti,
- Jika kedua jam berasal dari sumber yang sama dan keduanya berada dalam fase, u tidak perlu melakukan sinkronisasi.
- Jika kedua jam yang sama dan dengan pergeseran fasa tetap, maka u tidak perlu menyinkronkan
- Jika sumber jam lebih cepat dari jam tujuan u mungkin harus memeriksa data stabilitas, yaitu u harus memastikan bahwa data secara efektif mengunci dengan tujuan ..u ini dapat dilakukan dengan mengaktifkan berbasis sinkronisasi.
Berharap ini akan membantu u

- KeshavDitambahkan setelah 3 menit:
i akan mampu lebih expain apakah saya bisa melihat sosok

- Keshav

 

[svhb]

Saya kira jam ini Anda berasal dari satu sumber menggunakan PLL dalam logika chip?Beberapa alat desain (setidaknya untuk FPGA untuk ltera @ perusahaan) akan menjamin (atau menunjukkan masalah) yang akan bekerja tanpa sinkronisasi jepit.