apa diffirence antara bit dan std_logic Dalam VHDL?

[ymq8328]

apa diffirence antara bit dan std_logic Dalam VHDL?

 

[omara007]

Jenis bit hanya bisa mewakili: '0 'atau '1'

sedangkan jenis std_logic dapat mewakili hal-hal seperti:
'U', - Uninitialized
'X', - Memaksa Unknown
'0 ', - Memaksa 0
'1 ', - Memaksa 1
'Z', - High Impedance
'L', - Lemah 0
'H', - 1 Lemah
'-' - Jangan tidak peduli

 

[ymq8328]

Aku melihat.tapi mengapa orang lebih memilih untuk std_logic sedikit,

 

[nand_gates]

std_logic diselesaikan ketika ada beberapa driver ke sinyal!
Whrereas dalam situasi yang sama menghasilkan sedikit ERROR!

 

[dBUGGER]

Hai,
pergi melalui pdf.Anda akan mengerti.

Salam,
Maaf, tapi Anda harus login untuk melihat lampiran

 

[wolfheart_2001]

u std_logic dapat membantu dalam proses optimasi sementara sysnthesis di beberapa situasi jika u menggunakan dont-care.juga u std_logic memberikan impedansi lebih tinggi nilai di mana u cant mendapatkan dengan bit.

 

[SkyHigh]

ymq8328,

Quote:

tapi mengapa orang lebih memilih untuk std_logic sedikit,

 

[omara007]

ymq8328 wrote:

Aku melihat.
tapi mengapa orang lebih memilih untuk std_logic sedikit,

 

[ymq8328]

I am a newbie dalam bidang ini.Aku wiil menggunakan std_logic sepanjang waktu, adalah pilihan yang baik ini?

 

[SkyHigh]

Bukan pilihan yang baik jika Anda harus menggambarkan komponen aritmatika dan logis seperti pengganda.

Centang "alami", "integer", "unsigned" dan "ditandatangani" jenis.Bagaimana menurut Anda jenis ini diperkenalkan bukannya std_logic untuk komputasi?

Setelah Anda telah memeriksa jenis ini, Anda mungkin dapat menjawab sendiri jika menggunakan std_logic sepanjang waktu adalah pilihan yang baik atau buruk bagi Anda.

 

[wjx197733]

Aku punya pengalaman yang sama ymq8328.Tapi multiplier adalah sirkuit digital, Apakah "alami", "integer", "unsigned" dan "ditandatangani" memiliki peran dalam rangkaian ini?

 

[rogertilman]

Pertama-tama, jenis yang berbeda ini membuat tulisan, membaca dan memahami VHDL lebih mudah.Saya tahu kelihatannya lebih mudah untuk menggunakan hanya satu jenis "std_logic_vector" tetapi semakin kompleks desain dengan mendapatkan ditandatangani, unsigned, kisaran dan floating point yang lebih mudah mendapatkan jenis differant ini.

 

[nittinsharma80]

tipe bit hanya memiliki dua nilai: '0 'atau '1'

std_logic dapat memiliki nilai apapun di antara:
'U', - Uninitialized
'X', - Memaksa Unknown
'0 ', - Memaksa 0
'1 ', - Memaksa 1
'Z', - High Impedance
'L', - Lemah 0
'H', - 1 Lemah
'-' - Jangan tidak peduli

represnt ini drive berbeda strenghts / diselesaikan nilai

 

[sepakbola]

i think Verilog adalah lebih baik daripada VHDL, mengapa Anda mencoba Verilog?