Any suggestion?

[akljhN73]

Halo, saya dari Cina.
Baru-baru ini, aku mulai mengerjakan proyek tentang FPGA / Main, dan belajar perangkat lunak quartus II, ModelSim.Is ada saran untuk saya (mahasiswa tahun pertama dalam FPGA), thanks!

 

[Iouri]

menggunakan pencarian untuk men-download buku-buku tentang Verilog / VHDL

 

[akljhN73]

terima kasih.
selama beberapa hari usaha saya telah menyelesaikan proyek pemrograman dan simulasi

dengan perangkat lunak modelSim6

veri baik
for share i pasca keluar kode saya berikut ini.

/*************************************/
/ *
************************************************** **********************
Nama: 4-channel chip bordir manik (ZPX_N4) papan perluasan IO CPLD
Pengarang: Jin-Hai Liu
Buat Tanggal: 2007/11/16
Modified: 2007/11/20
Memodifikasi staf: Jin-Hai Liu
Email: akljh007 (at) 163.com
QQ: 22080049
Catatan:

************************************************** **********************
* /modul zpx_n4
(
DB, ADDR, WR, RD,
M1, M2, M3, M4,
SETENGAH, RG_OUT, LED_DN,
K_U_D, KN, MD_FUN, RG_IN
)

InOut [7] DB;
reg [7] DB_BUF;

input [2] ADDR;
input WR, RD;

/*******************************************/
output [3] M1, M2, M3, M4; / / ADDR = 1 WR sinyal kontrol motor
reg [3] M1, M2, M3, M4;

output [3] SETENGAH; / / ADDR = 2 WR dan setengah Flow Control
reg [3] half;

output [7] RG_OUT; / / ADDR = 3 WR Headlight Output mesin
reg [7] RG_OUT;

output [3] LED_DN; / / ADDR = 4 WR panel indikator
reg [3] LED_DN;

/********************************************/
input [7] K_U_D; / / ADDR = 1 RD angkat katup uap
input [3] KN; / / ADDR = 2 RD panel sinyal ke sebuah surat, kirim film
input [7] MD_FUN; / / ADDR = 3 RD modus kombinasi, fungsi jumper
input [7] RG_IN; / / ADDR = 4 RD Kepala masukan lampu lalu lintas

reg [3] negara; / / 0 ~ 8 Status
reg [2] CT1, CT2, CT3, CT4; / / 0 ~ 7 8 mengalahkan counter

assign DB = (! RD & & WR)? DB_BUF: 8'bzzzz_zzzz; / / InOut port initialization

selalu @ (RD atau WR atau ADDR) mulai
if (! RD & & WR)
kasus (ADDR)
3'd1: state = 1;
3'd2: state = 2;
3'd3: state = 3;
3'd4: state = 4;
default: state = 0;
endcase
else if (RD & &! WR)
kasus (ADDR)
3'd1: state = 5;
3'd2: negara = 6;
3'd3: state = 7;
3'd4: state = 8;
default: state = 0;
endcase
lain
state = 0;

akhir

selalu @ (negara bagian atau DB atau K_U_D atau KN atau MD_FUN atau RG_IN) mulai
kasus (negara bagian)
4'd0: DB_BUF = 8'bzzzz_zzzz;
4'd1: DB_BUF = K_U_D;
4'd2: DB_BUF [3] = KN;
4'd3: DB_BUF = MD_FUN;
4'd4: DB_BUF = RG_IN;
4'd6: SETENGAH = DB [3];
4'd7: RG_OUT = DB;
4'd8: LED_DN = DB [3];
default:;
endcase
akhirselalu @ (posedge DB [0]) mulai
if (keadaan == 5)
if (DB [1])
CT1 = CT1 3' d1;
lain
CT1-CT1 = 3'd1;
akhir

selalu @ (posedge DB [2]) mulai
if (keadaan == 5)
if (DB [3])
CT2 = CT2 3' d1;
lain
CT2-CT2 = 3'd1;
akhir

selalu @ (posedge DB [4]) mulai
if (keadaan == 5)
if (DB [5])
CT3 = CT3 3' d1;
lain
CT3-CT3 = 3'd1;
akhir

selalu @ (posedge DB [6]) mulai
if (keadaan == 5)
if (DB [7])
CT4 = CT4 3' d1;
lain
CT4-CT4 = 3'd1;
akhirselalu @ (CT1) mulai
kasus (CT1)
3'd0: M1 = 4'b0111;
3'd1: M1 = 4'b0011;
3'd2: M1 = 4'b1011;
3'd3: M1 = 4'b1001;
3'd4: M1 = 4'b1101;
3'd5: M1 = 4'b1100;
3'd6: M1 = 4'b1110;
3'd7: M1 = 4'b0110;
default:;
endcase
akhir

selalu @ (CT2) mulai
kasus (CT2)
3'd0: M2 = 4'b0111;
3'd1: M2 = 4'b0011;
3'd2: M2 = 4'b1011;
3'd3: M2 = 4'b1001;
3'd4: M2 = 4'b1101;
3'd5: M2 = 4'b1100;
3'd6: M2 = 4'b1110;
3'd7: M2 = 4'b0110;
default:;
endcase
akhir

selalu @ (CT3) mulai
kasus (CT3)
3'd0: M3 = 4'b0111;
3'd1: M3 = 4'b0011;
3'd2: M3 = 4'b1011;
3'd3: M3 = 4'b1001;
3'd4: M3 = 4'b1101;
3'd5: M3 = 4'b1100;
3'd6: M3 = 4'b1110;
3'd7: M3 = 4'b0110;
default:;
endcase
akhir

selalu @ (CT4) mulai
kasus (CT4)
3'd0: M4 = 4'b0111;
3'd1: M4 = 4'b0011;
3'd2: M4 = 4'b1011;
3'd3: M4 = 4'b1001;
3'd4: M4 = 4'b1101;
3'd5: M4 = 4'b1100;
3'd6: M4 = 4'b1110;
3'd7: M4 = 4'b0110;
default:;
endcase
akhir

/ *
awal begin / / simulasi sinyal eksitasi

state = 0;
M1 = 4'b1111;
M2 = 4'b1111;
M3 = 4'b1111;
M4 = 4'b1111;
CT1 = 0;
CT2 = 0;
CT3 = 0;
CT4 = 0;

SETENGAH = 0;
RG_OUT = 0;
LED_DN = 0;

akhir
* /
endmoduleDitambahkan setelah 6 menit:maaf ketika saya sisipkan kode yang Alignment berubah.

proyek adalah tentang sebuah I / O PCB memperluas papan untuk menghubungkan MCU 51

jika anda minat di dalamnya, menunjukkan komentar Anda.Ditambahkan setelah 6 menit:maaf lagi, kode catatan yang ditulis oleh Cina.

karena saya datang dari Cina, catatan kode aslinya ditulis dalam bahasa Cina di
porject saya file.

i hanya menyalin dan menyisipkannya ke bbs. jadi Maksudnya i am a pemalas.