Aneh kesalahan dalam sintesis

[josh_]

Xilinx ISE 6.3i, penargetan 400k Spartan-III gerbang, Verilog.

Saya mencoba untuk mensintesis CPU kecil (maksud saya benar-benar kecil - 150 baris atau lebih), tapi aku menemui kesulitan dengan satu bagian tertentu.Hal ini seharusnya menempatkan input data byte (kawat [7:0]) ke reg [7:0].Berikut adalah kode yang relevan:

Kode:input tdone;

input [7:0] datain;reg [7:0] TrReg;

reg TRIP; / / transfer kemajuan

/ / ...

selalu @ (posedge tdone atau negedge tdone) mulai

TrReg = datain;

TRIP = 0;

akhir

 

[jelydonut]

Apakah Anda mencoba untuk jam pada kedua pinggirnya?menyebabkan Anda tidak dapat ...

karena Anda tentukan bahwa itu dipicu tepi maka harus model setelah diketahui jenis gagal ..jelydonut

 

[josh_]

Ah, thanks for the tip.Tidak memikirkan itu.

Anyway, sekarang aku ke lebih banyak error ...
--
ERROR: Xst: 528 - Multi-sumber di Unit <cpu> pada sinyal <r <14> <0>>
Sumber:
Sinyal output dari contoh FDE <r_14_0>
Sinyal <r <14> <0>> di Unit <cpu> ditugaskan untuk GND
--
(LOTS dari orang-orang - satu untuk setiap bit dalam setiap register (16 4-bit register))

: sigh: Sintesis adalah sulit, bukan?

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Senyum" border="0" />- Josh

 

[eda_wiz]

Apakah Anda menetapkan nilai ke st r_14_0 lebih dari satu tempat ...u lebih baik posting potongan kode di mana u punya kesalahan

 

[josh_]

Saya tidak menggunakan "assign" di mana saja dalam modul.

Aku tidak tahu apa yang benar kesalahan itu, tapi aku menulis ulang untuk menjadikannya bersih dan masalah pergi.

- Josh