A
amitjagtap
Guest
hai
i have simulasi dan kemudian disintesis sebuah kode Verilog untuk kedua 8-bit & 16-bit array multiplier menggunakan sav melakukan penambah pada Xilinx.8.2.hasilnya i got adalah sebagai berikut.
Hasilnya untuk 16 - bit array perkalian
Minimum periode: 19.961ns (Maksimum Frekuensi: 50.098MHz)
Minimum input waktu tiba sebelum jam: 2.443ns
Output maksimum diperlukan waktu setelah jam: 20.110ns
Combinational maksimum path delay: Tidak ada jalan yang ditemukan
Hasil untuk 8-bit array perkalian
Minimum periode: 21.003ns (Maksimum Frekuensi: 47.612MHz)
Minimum input waktu tiba sebelum jam: 2.447ns
Output maksimum diperlukan waktu setelah jam: 22.777ns
Combinational maksimum path delay: Tidak ada jalan yang ditemukan
Saya menemukan hasil ini sangat aneh, karena sebagai jumlah bit meningkatkan keterlambatan pengali harus meningkatkan sesuai pengetahuan saya.Saya juga telah memeriksa output yang lengkap untuk keduanya dan keduanya bekerja dengan benar.
Can anybody tell me pentingnya laporan timimng i got di Xilinx.
Apakah periode minimal sama dengan keterlambatan pengganda ??????????<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Pertanyaan" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />Plz help me out .......
i have simulasi dan kemudian disintesis sebuah kode Verilog untuk kedua 8-bit & 16-bit array multiplier menggunakan sav melakukan penambah pada Xilinx.8.2.hasilnya i got adalah sebagai berikut.
Hasilnya untuk 16 - bit array perkalian
Minimum periode: 19.961ns (Maksimum Frekuensi: 50.098MHz)
Minimum input waktu tiba sebelum jam: 2.443ns
Output maksimum diperlukan waktu setelah jam: 20.110ns
Combinational maksimum path delay: Tidak ada jalan yang ditemukan
Hasil untuk 8-bit array perkalian
Minimum periode: 21.003ns (Maksimum Frekuensi: 47.612MHz)
Minimum input waktu tiba sebelum jam: 2.447ns
Output maksimum diperlukan waktu setelah jam: 22.777ns
Combinational maksimum path delay: Tidak ada jalan yang ditemukan
Saya menemukan hasil ini sangat aneh, karena sebagai jumlah bit meningkatkan keterlambatan pengali harus meningkatkan sesuai pengetahuan saya.Saya juga telah memeriksa output yang lengkap untuk keduanya dan keduanya bekerja dengan benar.
Can anybody tell me pentingnya laporan timimng i got di Xilinx.
Apakah periode minimal sama dengan keterlambatan pengganda ??????????<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Pertanyaan" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />Plz help me out .......