alat untuk membuat bagan dari Verilog netlist?

[SpecialK]

Is there a tool yang akan mengambil struktural tingkat Verilog file (s), dan secara otomatis menghasilkan sebuah blok diagram grafis dalam beberapa format (. Jpg,. Gif, whatever) sesuai dengan sistem yang dijelaskan oleh file, dengan berlabel port, blok, dan jaring?I have a bunch tangan schematics diambil untuk CPU saya dibuat untuk kelas proyek dan ingin mengkonversikannya ke format elektronik untuk referensi di masa mendatang.Saya pikir tentang penggunaan seperti Visio tetapi kemudian saya harus kembali secara manual dan mengedit blok diagram setiap kali Verilog file yang berubah.

 

[no_mad]

Hi SpecialK,

Jika ur Verilog untuk mencari skematis, u dapat menggunakan Xilinx ISE atau ltera @ qu (at) rtus.
Dalam ISE, u membuat proyek baru dan meng-upload semua ur Verilog dan menggunakan kode RTL viewer.Jika kode Verilog ur bebas kesalahan, maka akan menampilkan blok diagram dari ur modul.

Kemudian u ambil saja yang skematis n menyimpannya.

Hope it helps,
no_mad

 

[SpecialK]

no_mad wrote:

Hi SpecialK,Jika ur Verilog untuk mencari skematis, u dapat menggunakan Xilinx ISE atau ltera @ qu (at) rtus.

Dalam ISE, u membuat proyek baru dan meng-upload semua ur Verilog dan menggunakan kode RTL viewer.
Jika kode Verilog ur bebas kesalahan, maka akan menampilkan blok diagram dari ur modul.Kemudian u ambil saja yang skematis n menyimpannya.Hope it helps,

no_mad

 

[louisnells]

Hai
Coba XILINX WebPack perangkat lunak.Its a free paket digunakan untuk berbagai platform.Setelah Anda menambahkan kode file ke salah satu proyek dan synthesize it.Ada pilihan untuk melihat output sebagai skematis dari blok.Yang juga memungkinkan untuk turun ke hirarki dari blok untuk melihat tingkat bawah blok.I found it very useful.Selain itu juga mungkin untuk ekspor yang sedang melihat ke beberapa format.

 

[digikid]

Hi SpecialK,

Anda mungkin juga ingin mencoba ChipVault, sebuah alat opensource.

Berikut adalah ringkasan dari fitur:
-Memberikan kemampuan untuk Arahkan dan Edit file secara hirarki.Secara otomatis membuat skematis Komponen Port dilihat dari VHDL dan Verilog RTL file.
Automating RTL Instansiasi template dan generasi.
Memberikan-Revision Control (dirancang untuk HW, pembangunan tidak SW).
Mendukung Eksternal Alat-hook (bottom-up vcoms, dll).
Isu-Menyediakan sebuah Pelacakan Log dengan penyortiran.
Menyediakan Netlist penyortiran dan hirarki melihatnya.
Mendukung web berbagi file RTL (baik dienkripsi dan jelas).

here's the link ke website:
http://chipvault.sourceforge.net/