adder penuh ..

[OKcomputer6]

saya baru saja belajar menulis di VHDL dan aku telah menyelesaikan adder penuh pertama saya menggunakan komponen kode untuk xor, dan, atau gerbang tapi im tidak yakin jika benar, mungkin seseorang tolong katakan padaku apakah ini benar?Saya tidak punya ive VHDL tertulis pada notepad ini ..

- Untuk gerbang XOR:

library IEEE;
menggunakan IEEE.std_logic_1164.all;XOR_1 Entitas adalah
Port (x, y: di std_logic;
z: keluar std_logic)
Arsitektur perilaku dari XOR_1 adalah
Mulai
Proses (x, y)
Mulai
If (x / = y) maka
z <= '1 ';
lain
z <= '0 ';
end if;
proses akhir;
XOR_1 akhir;

- Untuk gerbang OR:

library IEEE;
menggunakan IEEE.std_logic_1164.all;OR_1 Entitas adalah
Port (a1, b1: di std_logic;
c1: keluar std_logic);
Akhir OR_1
Arsitektur perilaku dari OR_1 adalah
Mulai
Proses (a1, b1)
Mulai
if ((a1 = '0 ') dan (b1 = '0')) kemudian
c1 <= '0 ';
lain
c1 <= '1 ';
end if;
proses akhir;
OR_1 akhir;

- Untuk DAN gerbang:

library IEEE;
menggunakan IEEE.std_logic_1164.all;

AND_1 Entitas adalah
Port (i1, i2: di std_logic;
out1: keluar std_logic);
AND_1 akhir;
Arsitektur perilaku dari AND_1 adalah
mulai
Proses (i1, i2)
Mulai
If ((i1 = '1 ') dan (i2 = '1')) kemudian
Out_1 <= '1 ';
Lain
Out_1 <= '0 ';
End if;
Akhir proses
Akhir AND_1;

- Full_adder:

library IEEE;
menggunakan IEEE.std_logic_1164.all;

entitas full_adder adalah:
port (a, b, c: di std_logic;
c_out: keluar std_logic;
S1, temp1, temp2, temp3, ctemp: InOut std_logic);

- Saya menggunakan modus InOut untuk port digunakan sebagai output dalam beberapa pernyataan dan kemudian sebagai masukan dalam pernyataan lainnya.

full_adder akhir;arsitektur struktural dari full_adder adalah:
XOR_1 adalah komponen
port (x, y: di std_logic;
z: keluar std_logic);
komponen akhir XOR_1;
OR_1 adalah komponen
port (a, b: di std_logic;
c: out std_logic);
komponen akhir OR_1;
AND_1 adalah komponen
port (i1, i2: di std_logic;
out1: keluar std_logic);
komponen akhir AND_1;
mulai
xor_ab: port XOR_1 peta (x => a, y => b, z = S1);
xor_c: port XOR_1 peta (x => S1, y => c, z = S);
and_ab: port AND_1 peta (i1 => a, h2 => b, out1 => temp1);
and_ac: port AND_1 peta (i1 => a, h2 => c, out1 => temp2);
and_bc: port AND_1 peta (i1 => b, i2 => c, out1 => temp3);
or_ab: port OR_1 peta (a1 => temp1, b1 => temp2, c1 => ctemp);
or_abc: port OR_1 peta (a1 => temp3, b1 => ctemp, c1 => c_out);

akhir struktural;

terima kasih!