adalah selalu @ (posedge CLK) mirip dengan rising_edge (CLK)??

[brunokasimin]

halo,

selalu @ (posedge CLK) mirip dengan rising_edge (CLK)??

thx

 

[tkbits]

sangat mirip.

Async menetapkan dan jelas juga terdaftar sebagai sinyal tepi.Perbedaannya adalah apakah sinyal muncul dalam kondisi yang selalu di blok.
Kode:

selalu @ (posedge CLK atau posedge terlebih dulu)

mulai

if (terlebih dulu) / / terdaftar sinyal digunakan di sini, memiliki prioritas

melakukan <= 8'h5A; / / konstanta async hanya untuk menetapkan dan async jelas

lain / / CLK tidak disebutkan

melakukan <= di; / / sync update, oleh CLK

akhir

 

[brunokasimin]

halo,

misalnya, di sini adalah kode Verilog:

selalu @ (posedge CLK)
mulai
err <= 0;
jika (ce & & (addr [0] | | addr [1]))
err <= 1;
akhir

jadi, saya dapat menulis kode VHDL di sini seperti ini:

elsif rising_edge (CLK) lalu
err <= '0 ';
jika (ce & & (addr (0) atau addr (1))) maka
err <= '1 ';
end if;
end if;

Komentar yang benar-benar dihargai