adalah memori internal diperbolehkan dalam FPGA

[samuel_raja_77]

i perlu memiliki memori di desain adalah mungkin untuk memiliki memori internal beberapa 10K di FPGA atau kita hanya perlu memiliki memori eksternal ........ i am using Xilinx versi 8.1i dan perangkat i pilih adalah virtex - II pro xc2vp7 yang memiliki 11.088 sel logika
792 BRAM (Kbits) 44 (18X18) multiplier ........... membantu saya dengan beberapa saran
Last edited by samuel_raja_77 on 04 Oct 2006 11:19; edited 1 time in total

 

[vahidkh6222]

yes i think u dapat menggunakan BRAMs (jika mereka sudah cukup untuk desain ur).sebenarnya mereka ADALAH menggunakan untuk tujuan ini.Anda bahkan dapat menggunakan mereka sebagai semacam memori ROM.jika Anda menginisialisasi mereka dengan konstan ur data.

 

[samuel_raja_77]

1.Does ROM dan RAM ini perlu codded sebagai modul terpisah ......... yaitu jika saya memiliki RAM dari 2K itu ketat untuk ditempatkan sebagai modul terpisah atau i dapat menggunakannya dalam saya yang sudah modul yang ada dengan selalu menjadi hambatan lain ......
2.if i memiliki RAM di dalam modul seperti selalu lain blok cara mengakses itu ........ please help ... saya dalam memperbaiki desain dengan beberapa saran ,......... .......

 

[deh_fuhrer]

Anda dapat menggunakan modul Anda.
Pertama menyatakan reg yang dibutuhkan size.Then menyatakan pointer yang dapat membaca atau menulis menulis memori memory.When kenaikan penunjuk jam pada masing-masing tepi.
misalnya

menulis
masukan;
mem [0:1023];
selalu @ (posedge CLK)
mulai
i = i 1;
mem = in;
akhir

membaca titik hanya sebagai mem [34] atau apa pun lokasi yang Anda inginkan.

 

[salma ali Bakar]

demikian, seseorang dapat memiliki ingatan diinisialisasi dalam desain HDL sebagai array
atau juga menggunakan memori terpisah yang disediakan dalam kit pengembangan

benar kalau aku salah silahkan

 

[Iouri]

Anda dapat menggunakan BRAM atau jika Anda memiliki tambahan LUTs dalam desain Anda dapat digunakan sebagai memori juga

 

[darylz]

BRAM tersedia dalam FPGA.tetapi penjelasan tingkat perilaku tidak akan bekerja.pls merujuk kepada mannul

 

[vahidkh6222]

Anda memiliki Optionality penuh dalam kasus ini.
Anda dapat membuat modul terpisah sebagai MY_RAM dan mendefinisikan perilaku dan akses ke pelabuhan-pelabuhan seperti ram eksternal.
atau u dapat menetapkan ram dalam desain Anda dengan sangat sederhana.misalnya untuk dual port BRAM kita memiliki:

proses (<clock>)
mulai
if (<clock> 'event dan <clock> = '1') maka
if (<enableA> = '1 ') maka
if (<write_enableA> = '1 ') maka
<ram_name> (conv_integer (<addressA>)) <= <input_dataA>;
end if;
<ram_outputA> <= <ram_name> (conv_integer (<addressA>));
<ram_outputB> <= <ram_name> (conv_integer (<addressB>));
end if;
end if;
proses akhir;dari saat ini, jika u ingin membaca smthing dari alamat tertentu, anda harus menyesuaikan "addressA" dengan intrested adresa dan kemudian meletakkan '1 'dalam "enableA" sinyal.data yang diminta sudah siap pada "ram_outputA" di tepi jam berikutnya.dan jika Anda ingin menulis somthing menyediakan addreassA dan input_dataA dengan intrested data dan kemudian meletakkan '1 'pada "write_enableA" sinyal ....