adalah kode yang layak Verilog untuk mensintesis

[appu1985]

Kode:

modul out2 (CLK, j, lrate, w, y, xi, psw, g, W1);input lrate;

input [7:0] j;

input [7:0] y;

input [7:0] xi;

input [7:0] w;

input [7:0] psw;

masukan CLK;kawat [15:0] d;

kawat [23:0] keluar;

kawat [23:0] temp;

kawat [23:0] temp1;

kawat [15:0] y2;output [23:0] g;

output [23:0] W1;menetapkan d = lrate * y;

menetapkan out = d * xi;

menetapkan temp = out w;

menetapkan y2 = w [j] * y [j];

menetapkan temp1 = psw y2;menetapkan g = temp1 psw;

menetapkan W1 = temp - temp1;endmodule

 

[nand_gates]

ini bukan kode Verilog yang layak untuk mensintesis.Kami tidak jelas apa
Anda mencoba untuk menyadari menggunakan kode ini?Mungkin filter digital!
Tapi ini bukan cara untuk mewujudkan filter digital di Verilog.Pengali
operasi besar membutuhkan logika dan ur memanfaatkan dari 4 multipliters.
Beberapa arsitektur yang lebih baik diperlukan.Macam apa tidak.ur sistem menggunakan (unsigned int, int, titik, titik floting) juga penting.

 

[funster]

Anda harus menambahkan komentar dan menggunakan lebih sedikit pengganda.

maksud kode tidak jelas, dan gerbang akan menghitung besar.

Selanjutnya, Anda harus menggunakan nama yang bermakna untuk sinyal.
appu1985 wrote:Kode:

modul out2 (CLK, j, lrate, w, y, xi, psw, g, W1);input lrate;

input [7:0] j;

input [7:0] y;

input [7:0] xi;

input [7:0] w;

input [7:0] psw;

masukan CLK;kawat [15:0] d;

kawat [23:0] keluar;

kawat [23:0] temp;

kawat [23:0] temp1;

kawat [15:0] y2;output [23:0] g;

output [23:0] W1;menetapkan d = lrate * y;

menetapkan out = d * xi;

menetapkan temp = out w;

menetapkan y2 = w [j] * y [j];

menetapkan temp1 = psw y2;menetapkan g = temp1 psw;

menetapkan W1 = temp - temp1;endmodule

 

[echo47]

Tidak begitu cepat, guys!Mensintesis modul yang sangat mudah dan dengan area kecil di sebuah Spartan-3, misalnya.
Namun, saya setuju bahwa kode terlihat sangat mencurigakan, dan mungkin tidak melakukan apa yang dimaksudkan penulis.
Sebagai contoh, lrate, w [j], dan y [j] hanya satu-sedikit lebar, dan CLK yang tidak terpakai.

appu1985 - Dalam pesan lain Anda mengatakan Anda menggunakan Xilinx ISE.FPGA tipe apa yang anda gunakan?

 

[appu1985]

Saya menggunakan Vertex 4 dan selain.Saya harus menggunakan pengali untuk mengimplementasikan logika ini.
Saya ingin menggunakan titik tetap arithmatic pls membantu saya dalam hal itu.
Can u tell me jika kita dapat menggunakan Instantiations dalam jika lain.
yaitu pada logika combinational akan instantiated ketika beberapa sinyal lain ketika ada sinyal lain ada di sana.Ditambahkan setelah 51 detik:jika saya ingin memberikan sedikit lebar multi data bagaimana kita bisa melewati mereka dalam modul

 

[echo47]

Virtex-4 memiliki hardware bagus pengganda.

Harap memperjelas pertanyaan Anda tentang Instansiasi.Saya tidak yakin jika Anda mengacu pada waktu kompilasi keputusan, atau run-time sebuah keputusan.Kata "Instansiasi" biasanya mengacu pada waktu-kompilasi, dan keputusan yang dikendalikan sinyal mengacu pada run-time.

Anda sudah melewati 8-bit dan 24-bit nilai-nilai melalui sebagian besar I / O port.Namun "lrate" hanya satu-bit, dan yang tampak mencurigakan.Jika w dan y adalah rasa yang akan mendaftar array (seperti RAM), maka Anda belum ditetapkan dengan benar.Juga, Verilog tidak memungkinkan melewati array mendaftar melalui modul port.

Aku belum melihat tutorial yang bagus di teknik fixed-point.Mungkin orang lain dapat membantu Anda menemukan satu.

 

[appu1985]

okey ...i mean Instansiasi itu dapat dibuat dalam selalu menjadi hambatan.
rasa i have

selalu @ (m1)
mulai
kasus (m1)
1: / / instantiate satu modul
2: / / instantiate modul lain
default
akhir

ok .... ini untuk melakukan atau teknik someother harus beemployed

 

[echo47]

Jika saya memahami pertanyaan Anda benar, maka tidak ada, Anda tidak dapat melakukan itu."Instantiate" berarti untuk menambahkan beberapa logika desain Anda.Anda tidak dapat menggunakan run-time signal seperti 'm1' untuk menambah / menghapus logika dari desain Anda.

Satu alternatif - Anda bisa instantiate kedua modul, dan kemudian gunakan 'm1' untuk mengendalikan multiplexer yang beralih di antara dua set modul sinyal.

Alternatif lain - Anda dapat merancang satu modul besar yang dapat melakukan operasi kedua, dan kemudian lulus 'm1' ke dalam modul untuk memilih operasi yang dikehendaki.

Jika 'm1' adalah waktu kompilasi konstan dan bukan run-time mengubah sinyal, maka ya Anda bisa memberi contoh salah satu dari dua modul tergantung pada yang konstan.Namun, sintaks akan sangat berbeda dari apa yang telah Anda tulis.Cari "menghasilkan" dalam Verilog 2001 manual.
Last edited by echo47 on Juni 15, 2007 9:50; edited 1 time in total

 

[reyge]

Beritahu kami apa yang ingin Anda lakukan dengan modul dan mungkin kita dapat memberikan lebih banyak info ...

tentang titik tetap aritmetika, i dont have a good tutorial tentang hal itu tetapi saya belajar dari situs ini dan itu merupakan titik awal yang baik.
http://www.ie.u-ryukyu.ac.jp/ ~ wada/design05/spec_e.html
nya di bagian 4.

tentang Instansiasi dalam selalu menjadi hambatan, saya percaya bahwa dilakukan cant ..apa yang dapat Anda lakukan adalah untuk setiap kasus, aktifkan modul yang ingin Anda "instantiate" dan menonaktifkan semua yang lain