4-t0-1 mux di Verilog

S

santumevce1412

Guest
Sebuah 4-ke-1 mux menggunakan if-else dan kasus diberikan jika-lain pernyataan jika (sel_1 == 0 & & sel_0 == 0) output = I0; lain jika (sel_1 == 0 & & sel_0 == 1) output = I1; lain jika (sel_1 == 1 & & sel_0 == 0) output = I2; lain jika (sel_1 == 1 & & sel_0 == 1) output = I3; kasus kasus pernyataan Menggunakan ({sel_1, sel_0}) 00: output = I0; 01: output = I1; 10: output = I2; 11: output = I3; default: output = I0; endcase # Apa keuntungan / kerugian dari masing-masing gaya pengkodean yang ditunjukkan di atas? # Bagaimana alat Sintesis akan memberikan hasil untuk kode di atas? # Apa yang terjadi jika pernyataan default dihapus dalam laporan kasus? # Apa yang terjadi jika kombinasi 11 dan default pernyataan dihapus? (Petunjuk inferensi latch) pls menjawab pertanyaan-pertanyaan ..............
 
Hai, Untuk pengkodean dengan jika-lain, alat sintesis akan melaksanakan prioritas MUX logika berbasis. Jadi akan mengalami keterlambatan lebih sebagai rantai prioritas dibuat. Untuk coding dengan statemetn kasus, itu akan menciptakan struktur MUX paralel, sehingga keterlambatan akan kurang. Seperti sejauh alat sintesis hasilnya, di atas teks yang sudah jawaban ini. Mengenai penghapusan pernyataan default dalam kasus pernyataan .... Dalam hal ini Anda telah disebutkan semua empat kondisi yang mungkin sehingga kasus penuh dan karenanya tidak perlu menulis pernyataan default ... sehingga bahkan jika Anda menghapus efek wont hardware Mengenai kombinasi "11" dan penghapusan defalut pernyataan, dalam kasus pernyataan ... Latch akan infered ... karena Anda telah disebutkan sebagai petunjuk ... kait akan infered, karena alat sintesis tidak punya ide, apa yang harus dilakukan ketika item kasus menjadi s "11" .. sehingga akan mencoba untuk menjaga nilai sebelumnya dalam output .... sehingga akan infere kait seperti logika untuk menghasilkan output sebelumnya dalam kasus "11" pada item kasus. Semoga ini bisa membantu ... beritahu kami jika Anda memiliki keraguan spesifik lainnya ......
 
Karena kedua kode implementasi secara logis setara, Anda tidak bisa tahu sebuah biara bahwa mereka diperlakukan berbeda dengan alat sintesis. Ini mungkin terjadi dengan alat tertentu (apakah Anda mengetahui adanya pasti?), Namun hasil yang identik untuk kedua konstruksi jauh lebih mungkin, saya pikir.
 
my 2 cents, saya setuju dengan viju dan saya setuju dengan FvM Karena sebagian dari artikel di internet berdasarkan gaya pengkodean Verilog cenderung menuju ke alat sintesis (Synopsys kompiler desain). Ini adalah alasan untuk jawaban viju i percaya. Tetapi untuk dikutip rtl i percaya, desain kompiler akan menyimpulkan prioritas encoder untuk ifelse dan mux untuk laporan kasus. Untuk situasi mux pemahaman alat yang kita dapat setuju kedua RTL konstruksi secara logis benar, tetapi untuk encoder prioritas RTL pertama akan menjadi pilihan yang tepat. Saya percaya kita dapat menggunakan pragmas alat untuk mendapatkan hal-hal yang dilakukan misalnya / / infer_mux untuk RTL pertama?? hope i masuk akal salam bahagia merancang terbaik, desain chip dibuat mudah, http://www.vlsichipdesign.com
 

Welcome to EDABoard.com

Sponsor

Back
Top