200MHz DDR Memory Controller

[mami_hacky]

Apapun yang telah dirancang untuk perangkat controller?Saya telah merancang satu.Waktu yang sangat ketat.Ada banyak poin yang harus dipertimbangkan.
Any idea atau membantu?

 

[tanuki]

Fairchild, Intersil dan Maxim (dan lain-lain) semua ada execelent sirkuit dan aplikasi catatan untuk DDR memori sistem SMP.

Melalui Technoligies memiliki sumber daya baik halaman: www.via.com.tw / jsp / en / produk / ddr.jsp

 

[kinysh]

bahkan SDRAM dapat berjalan lebih cepat dari 100MHz.Kontak SDRAM controller yang dapat berjalan tanpa terlalu dll.

200m DDR tidak begitu cepat.trans data hanya bila ia menggunakan dua ujung.
menggunakan dll yang harus benar-benar mudah.
jam hanya 100m

 

[mami_hacky]

Jam frekuensi adalah 200MHz, dus 400Mbit/s/pin memungkinkan transfer data.

 

[kinysh]

Ini adalah sesuatu.
Anda harus benar-benar berurusan dengan dll.

acutally pekerjaan saya selanjutnya akan sangat mungkin akan merancang DDR SDRAM controller.
jadi, jika Anda memiliki beberapa info dan beberapa desain, anda dapat berbagi dengan saya?

 

[mami_hacky]

Jam DLL?OK!itu adalah bagian penting.Selain itu, sinyal integritas periksa benar-benar penting.kendala waktu untuk kontrol tidak akan seperti biasa sebagai eeasy desain.
Cara apapun, produk baru dari ATI, Radeon 9700, kartu grafis, menggunakan lebar 256 bit data bus, yang menghubungkan cpu ke memori DDR, berjalan di 310MHz, clock frekuensi.total bandwidth 20Gbits / s.Saya benar-benar ingin tahu bagaimana mereka telah melakukan hal ini.

 

[kinysh]

200MHz tidak terlalu sulit untuk ,18 proses.
desain kami dapat berjalan di 150MHz parah dalam kasus ,18 tanpa mengubah kode.

Namun untuk 300Mhz adalah sesuatu yang sulit, harus berhati-hati ketika merancang.

dan saya pikir ketika mereka berkata mereka 300Mhz berarti 300Mhz khas kasus, untuk kasus parah dapat menjalankan 2XX.

 

[igorsat]

Saya merancang Controller DDR SDRAM 235MHz yang bekerja di dalam Virtex-II XC2V1000, kecepatan grade -4.Merancang kontrol di asic sedikit lebih mudah, karena logika berjalan sekitar 3-5 kali lebih cepat pada proses yang sama (0.15um untuk Virtex-II).I mean jika DDR controller di Virtex II berjalan di 200MHz, maka secara teoritis harus dijalankan pada menit.Frekuensi.dari 600MHz dalam asic.Jika Anda ingin mencapai tinggi bekerja Frekuensi.Anda harus pipa desain, hati-hati keseimbangan output fan speed kritis dan logika don t mengandalkan alat sintesis terlalu banyak.Jika anda akan merancang sebuah smart controller yang akan dapat:
Mengetahui apakah yang sedang menulis / membaca operasi yang dilakukan pada bank yang sudah dibuka / baris.
Menulis ulang / membaca operasi dengan cara yang minimal jumlah baris / bank bank precharges diperlukan.
Mengetahui, ketika siklus refresh berikutnya akan diperlukan dan menyesuaikan dengan yang berikutnya membaca / menulis operasi
Jika di atas adalah benar, maka max.Frekuensi.kontrol yang akan sekurang-kurangnya 30% lebih rendah.
Anda dapat menemukan berbagai dokumen yang terkait DDR xilinx s pada situs web.Anda akan merancang Controller yang akan terhubung ke satu keping DDR (point-to-point koneksi) atau akan terhubung ke modul DIMM (s)?
Merancang PCB juga sedikit tricky pada Frekuensi tinggi.(crosstalk, EMI, tanah-bouncing).Anda pasti akan memerlukan alat sinyal integritas seperti hyperlynx.Dan tentu saja anda harus menggunakan DLL untuk menyesuaikan tahap membaca / menulis jam, karena anda perlu menyesuaikan sampling point (membaca) untuk memaksimalkan data-mata dan keluaran data yang benar pada point (menulis).Bagaimana lebar adalah data Anda akan bis?64, 128bits?Jika itu terjadi maka Anda akan memerlukan banyak besar decoupling kapasitor dekat asic / Xilinx.

 

[mami_hacky]

Sangat sangat terima kasih, baik terbaik untuk Anda,
Frquency jam untuk desain, saya kira tidak akan menjadi masalah bagi saya,
karena saya sekarang bagaimana mengoptimalkan desain logika saya untuk mencapai tinggi freqs jam.
Saya sudah bekerja selama bertahun-tahun.
Namun, titik, yang saya benar-benar takut, adalah membaca / menulis operasi dari / ke ddr modul.Saya menggunakan satu titik ke titik sambungan, dan saya takut ini sangat sedikit data yang valid jendela.mengira bahwa Anda hanya memiliki waktu 1,5 ns untuk menangkap data Anda.kesalahan yang sederhana, akan menghancurkan segala sesuatu.

Apa boleh saya bertanya, jika Anda memiliki desain Anda diuji dalam praktiknya?I think 200MHz clock frekuensi yang sangat tinggi, untuk virtex-II FPGA, maka saya bertanya-tanya bagaimana caranya, anda telah melakukan ini bekerja dengan menggunakan kecepatan -4 grade.
Apakah Virtex-II
dari jam digital manajer, biasanya beroperasi di bawah ini jam frekuensi tinggi?dan ia akan dapat regu sinyal, dengan benar.seperti yang Anda tahu, bahkan sedikit kesalahan akan ...
Akhirnya saya harus menggunakan 4 DCMs untuk desain, yang mungkin membuat beberapa masalah.

Xilinx memberikan catatan pada app designsing sebuah antarmuka 200MHz ddr, tapi saya tidak tahu apakah itu benar-benar dalam prakteknya possile.

 

[roli]

Tombol untuk 300Mhz DDR memori PCB desain sistem adalah:
1.Memiliki kontrol yang ketat pada penundaan PCB (PCB alat yang bagus seperti Specctra dapat melakukan pekerjaan untuk) - dengan tujuan yang ketat Minimalkan & Kontrol yang condong Jam - antara DDR Controller, Memories, dan CPU (busses).
2.Memiliki PLL dalam setiap desain - untuk meminimalkan Skews dalam Chips / ASICs, Bisnis dan antarmuka unit.

Seseorang dapat mengembangkan (atau memberikan eBook info) untuk desain DLL?

 

[igorsat]

DDR waktu pada frekuensi tinggi benar-benar sangat ketat, sehingga Anda harus menjawab semua logika sendiri.Jangan biarkan synplicity atau alat sintesis untuk melakukannya untuk Anda.Anda harus memperbaiki IOBs, RAMBLOCKs, dan DCMs, memaksa kritis logika ke lokasi standar pada chip.Tidak ada keluaran dalam desain dengan fanout lebih tinggi dari 8.Deretan DQS jam dengan sinyal data dan sinyal di tengah menulis selama operasi tidak jadi bermasalah jika output FFS ini berada di IOBs dan semua IOBs adalah jenis yang sama.Masalahnya membaca operasi.Saya menemukan bahwa jika saya sampel input jam DQS selama membaca dan operasi tahap regu jam ini.Saya tidak bisa selalu terpercaya mengambil data, karena data mata shift tergantung pada Xilinx DDR dan suhu.Sebagai gantinya saya harus mencari tahu benar sampel / membaca frekuensi oleh menulis blok data dan kemudian saya mencoba untuk membaca dari lokasi ini.Aku mengatur mulai membaca jam ke tahap 0 dan mengulang membaca untuk setiap tahap.Dengan cara ini saya dapat menemukan data maksimum-mata dan berada pada tahap di tengah data-mata.Saya perlu recalibrate pada tahap setiap kali suhu xilinx melebihi batas standar.Jika Anda tidak mampu untuk melakukan itu, Anda perlu mencoba pendekatan standar.Pada awalnya saya diandalkan terlalu banyak untuk sintesis peralatan dan maks.frekuensi Saya telah mampu mencapai 120MHz.Saya menggunakan 7 DCMs dalam desain dan 87% dari xilinx diisi dan DDR controller menggunakan sekitar 20% dari ruangan, tapi saya hanya menggunakan 4 jam berbeda di setiap kuadran.I tried app yang dicatat, tetapi saya tidak dapat mencapai 200MHz hanya sekitar 152MHz di chip yang sama.Saya menggunakan 10 lapisan PCB sinyal integritas dan tanpa alat saya tidak dapat kembali ke desain.Tidak ada P / R tools (termasuk specctra), yang dapat menggantikan otak manusia.I did tempat dan rute yang PCB semua seorang diri.Dengan cara ini maksimum crosstalk saya ada pada baris data hanya 65mV dan jumlah vias sangatlah kecil.Jangan lupa untuk menggunakan maksimal tiga vias data per baris, baik itu tergantung berapa lama anda baris data akan tetapi kurang vias yang lebih baik.

 

[mami_hacky]

Very Great answer, saya benar-benar menghargai kerja
So, you say Xilinx perangkat yang mampu melakukan hal ini.
Thanks for answer.