Aturan | Posting | RSS topik | Cari | Daftar | Login

bandwidth

	EDAboard.com Forum Indeks -> Analog Circuit Design -> bandwidth

Penulis

Pesan

surianova

Bergabung: 01 Sep 2004
Posts: 410
Helped: 21
Lokasi: ASIA

01 Desember 2004 7:31 bandwidth

hi all,

Ketika desain yang membatasi amplifier yang terdiri dari 4 langkah ini, saya menemukan bahwa jika 2 tahap pertama yang lebih rendah bandwidth (12G) dan cascase dengan 2 tahap terakhir bandwidth yang lebih tinggi (16g), secara keseluruhan Anda bisa mendapatkan lebih banyak bandwidth (5G) membandingkan untuk bandwidth tinggi untuk bandwidth rendah Cascading hanya mendapatkan 4G, untuk alasan apapun?

Suria

Kembali ke atas

Google
AdSense

01 Desember 2004 7:31 Ads

Kembali ke atas

IanP

Bergabung: 05 Oktober 2004
Posts: 6458
Helped: 1536
Lokasi: Pantai Barat

01 Desember 2004 7:40 Re: bandwidth

Anda harus memiliki hasil yang sama tanpa memperhatikan urutan ...

Kembali ke atas

hrkhari

Bergabung: 04 Mar 2004
Posts: 225
Helped: 3

02 Desember 2004 5:17 Re: bandwidth

Di sini Anda harus menghargai beralamat di plot frekuensi ac mendapatkan respon dari cascaded tahap rendah berkaitan dengan bandwidth rendah db / dekade lereng lebih tinggi dibandingkan dengan bandwidth. Hope this helps

Rgds

Kembali ke atas

Markie

Bergabung: 16 Nov 2004
Posts: 29

02 Desember 2004 7:40 Re: bandwidth

Jika Anda ingin benar-benar memahami tentang hal ini.

Saya sarankan anda untuk menggunakan sirkuit buka-waktu konstan metode untuk menganalisis topo.

maka Anda akan melihat apa efek serversly bandwidth Anda.

Jika anda tidak mengetahui "buka sirkuit konstan waktu", Anda dapat melihat "tomath lee".

Kembali ke atas

EDAboard.com Forum Indeks -> Analog Circuit Design -> bandwidth

Halaman 1 dari 1

All times are GMT 2 Jam

Penyalahgunaan | | Admin | | Moderator | | Dukung kami | | sitemap