Apakah sinkron atau asinkron pilihan desain?

EDAboard.com Forum Indeks -> PLD, SPLD, GAL, CPLD, FPGA Design -> Apakah sinkron atau asinkron pilihan desain?

Author

Pesan

Pratibha md

Joined: 01 Mar 2007
Posts: 221
Helped: 148

17 Maret 2009 12:50 Sync atau async desain?

Apakah sinkron atau asinkron pilihan desain?
Plz memberikan alasan. Async design is usually infered by a Latch in FPGA design while sync design by a flop.
Jadi, yang merupakan gagasan yang lebih baik mendesain?

Google
AdSense
Google Adsense

17 Maret 2009 12:50 Iklan

khamitkar.ravikant

Joined: 15 Juli 2008
Posts: 228
Helped: 114
Lokasi: Indonesia

17 Maret 2009 13:37 Sync atau async desain?

selalu lebih baik untuk memiliki sinkronisasi. flip flop desain sebagai output pada waktu tertentu dapat diprediksi dan peristiwa peristiwa occure pada jam sehingga selalu lebih baik menggunakan sync. desain.
jika u pergi untuk async. desain maka kinerja FPGA mendapatkan hamperd dan u tidak akan mendapatkan hasil terbaik.
jika u ingin memeriksa bahkan sama Xilinx memberikan peringatan yang sama ketika u menggunakan bahasa template.
u bisa pergi ke Xilinx ISE's Edit -> bahasa template -> VHDL -> sintesis membangun -> contoh coding -> dan kemudian u dapat memeriksa salah satu contoh yang sinkron. atau async.
xilinx will give warning about async. desain.
periksa.

Pratibha md

Joined: 01 Mar 2007
Posts: 221
Helped: 148

18 Maret 2009 5:25 Re: Sinkron atau async desain?

Pertama saya ingin mengucapkan terima kasih atas jawabannya.
Saya mencoba sebuah async D flip flop di ISE. Tetapi saya tidak mendapatkan peringatan apapun. Saya menggunakan ISE 9,1
Dapatkah Anda plz menyarankan bagaimana saya bisa belajar analisis di Front Timing akhir desain? Maksud saya versi evaluasi alat apapun?

radix

Joined: 23 Juli 2002
Posts: 157
Helped: 5

18 Maret 2009 20:11 Re: Sinkron atau async desain?

Pratibha md,

Apakah yang dimaksud dengan flip-flop async dalam VHDL / Verilog?

Sebuah flip-flop adalah apa yang sebenarnya membuat sebuah desain sinkron karena merupakan elemen clock. Sirkuit digital lainnya seperti dan, atau, xor, dan muxes adalah perangkat async tapi jepit dan counter perubahan pada tepi jam dan menangkap keadaan perangkat async lainnya.

Anda mungkin ingin untuk mengambil sebuah buku tentang desain digital Mengenal ponsel dengan beberapa konsep. Benar-benar async desain seharusnya kekuatan yang lebih rendah untuk melakukan sinkronisasi alternatif desain karena Anda tidak memiliki jam berjalan bebas.

Kebanyakan desain dalam FPGAs / Asics adalah desain sinkron. Atau setidaknya mereka mencoba untuk menjadi! Very Happy