jam dan data recovery

EDAboard.com Forum Indeks -> PLD, SPLD, GAL, CPLD, FPGA Design -> Jam dan pemulihan data

Author

Pesan

vinod_g

Joined: November 29, 2006
Posts: 72
Helped: 6

Desember 30, 2008 7:10 jam dan data recovery

Aku membutuhkan CDR (Jam dan data pemulihan) modul. Apakah sudah tersedia di FPGA atau kita harus desain?

Kembali ke atas

Google
AdSense
Google Adsense

Desember 30, 2008 7:10 Iklan

Kembali ke atas

ducna

Joined: 19 Januari 2006
Posts: 16

06 Jan 2009 5:06 Re: clock dan pemulihan data

Saya familar dengan Xilinx, jadi saya tidak punya ide untuk keluarga lain, tetapi saya pikir mereka benar-benar sama. Dalam Xilinx, yang merupakan bagian CDR tidak terintegrasi, namun, untungnya ada beberapa App Catatan seperti: xapp224, xapp250, xapp868, ... CDR sangat usuful untuk aplikasi. Juga, Anda dapat memeriksa di internet dengan google, ada banyak informasi untuk Anda

Hope this helps,

Kembali ke atas

amitjagtap

Joined: 10 Januari 2007
Posts: 124
Helped: 6

23 Januari 2009 11:53 jam dan data recovery

hai
Dalam beberapa FPGA CDR ada di sana. Dalam FPGA Xilinx Jam manajer di sana. U dapat merancang CLK sederhana pemulihan data n ckt menggunakan pendeteksi tepi dan frekuensi tinggi counter ....

Kembali ke atas