| Author | Pesan |
|---|
s_vlsi
Joined: 16 Mei 2006
Posts: 21
|  26 Mei 2006 13:56 sinkron dan asinkron | | |
|
| bisa ada yang bilang saya perbedaan antara aynsynchronous sinkron dan me-reset dengan kode Verilog?
yang ulang harus kita pergi untuk? 
Thanks & Regards |
|
| Kembali ke atas | |
 |
sree205
Joined: 13 Maret 2006
Posts: 421
Helped: 30
| 27 Mei 2006 8:40 sinkron dan asinkron | | |
|
| kenapa tidak u membaca koran di reset oleh Clifford cummings? link ini punya makalah tentang me-reset, ini akan membantu pemahaman Anda.
http://www.sunburst-design.com/papers/ |
|
| Kembali ke atas | |
|
louisnells
Joined: 08 boleh 2006
Posts: 212
Helped: 13
| 27 Mei 2006 13:27 Re: sinkron dan asinkron | | |
|
| Dalam sinkron satu reset yang terjadi hanya pada saat jam aktif (baik di ve atau-ve akan pergi pulsa). yaitu: Anda memasukkan ulang sinyal sampai jam sampel tepi itu.
Tapi dalam asynchronous reset ulang terjadi seketika. |
|
| Kembali ke atas | |
|
zainmirza
Joined: 24 Desember 2005
Posts: 134
Helped: 32
Location: Islamabad
| 27 Mei 2006 19:11 sinkron dan asinkron | | |
|
| | plz juga menulis yaitu abt transmisi Synchronous dan Asynchronous Transmission. |
|
| Kembali ke atas | |
|
louisnells
Joined: 08 boleh 2006
Posts: 212
Helped: 13
| 27 Mei 2006 19:30 Re: sinkron dan asinkron | | |
|
| Jika pengiriman synchrounous akan ada beberapa sinyal referensi (clock) yang membuat rekan-rekan yang terlibat dalam langkah komunikasi bersama-sama. The ICSP sambungan dari pemrogram PIC ke LC adalah sinkron, karena ada acuan jam di ICSP.
Pada transmisi asinkron tidak akan ada sinyal refernce tersebut. Misalnya tidak RS232 signal clock di-semua.
| zainmirza wrote: | | plz juga menulis yaitu abt transmisi Synchronous dan Asynchronous Transmission. |
|
|
| Kembali ke atas | |
|
dsocer
Joined: 04 Apr 2006
Posts: 11
| 29 Mei 2006 4:45 Re: sinkron dan asinkron | | |
|
| sinkron: selalu @ (posedge CLK)
mulai
if (terlebih dulu == 0) ......
lain ..............
akhir
asynchronous: selalu @ (posedge CLK atau negedge terlebih dulu)
Saya pikir sinkron lebih baik dalam kebanyakan aplikasi. |
|
| Kembali ke atas | |
|
sree205
Joined: 13 Maret 2006
Posts: 421
Helped: 30
| 30 Mei 2006 12:36 sinkron dan asinkron | | |
|
| Memetikan untuk mendapatkan input yang asynchronous, cara untuk membuatnya sinkronisasi tanpa Metastabilitas adalah untuk melipatgandakan flop input yang asynchronous dan menggunakan output dari kegagalan kedua dalam desain.
Metode yang sama juga berlaku untuk sebuah sinyal melintasi dari satu jam domain ke domain lainnya. |
|
| Kembali ke atas | |
|
shankarmit
Joined: 22 Juni 2005
Posts: 188
Helped: 8
Lokasi: Indonesia
| 30 Mei 2006 14:13 Re: sinkron dan asinkron | | |
|
| Reset Asynchornous terlepas dari jam dan reset akan bertindak ..
gunakan jika reset = 1 then ..
elsif (alway (at) jam) ..
Dalam reset sinkron .. hanya jika jam aktif (postive atau negatif) .. dan reset akan bertindak
if (Alwy (at) clocl)
if (reset) ..
maaf saya tidak baik dalam Verilog .. u menulis dengan cara ini ..
Salam
Shankar |
|
| Kembali ke atas | |
|
eelinker
Joined: 12 Februari 2006
Posts: 571
Helped: 12
Lokasi: PERSIA
| Juli 21, 2006 6:31 sinkron dan asinkron | | |
|
| Dalam nama ---
diffrences adalah:
1) asynchronus tidak memiliki jam dan didasarkan pada penundaan gerbang daripada flip-flop.
2) asynchronus tidak didukung oleh alat CAD, sehingga tidak bijaksana untuk merancang asynchronous.
3) untuk informasi lebih lanjut tentang merancang asynchronous merujuk kepada ASCnotes.pdf di web.
salam |
|
| Kembali ke atas | |
|
vcnvcc
Joined: 21 Juli 2006
Posts: 88
Helped: 1
| Juli 21, 2006 9:21 Re: sinkron dan asinkron | | |
|
| ulang beberapa poin abt selaras. dan Async
1. Reset Asynch cepat dibandingkan dengan sync, memakan waktu kurang hardware, memakan waktu kurang daya, Tapi
kemungkinan berada di sana untuk waktu pelanggaran untuk Async ulang. |
|
| Kembali ke atas | |
|
bansalr
Joined: 22 Desember 2005
Posts: 158
Helped: 13
| 21 Juli 2006 10:19 Re: sinkron dan asinkron | | |
|
| Plz pergi ke link di bawah ini untuk memiliki lebih banyak diskusi mengenai vs sync async
http://www.deepchip.com/items/0396-01.html |
|
| Kembali ke atas | |
|
kaustubhkhole
Joined: 21 Januari 2006
Posts: 102
| 23 Juli 2006 18:34 sinkron dan asinkron | | |
|
| Jam dan tanpa jam!
ini adalah def sederhana ..... |
|
| Kembali ke atas | |
|
Google
AdSense
| 23 Juli 2006 18:34 Iklan | | |
|
|
|
|
| Kembali ke atas | |
|
Haytham
Joined: 06 Jun 2004
Posts: 225
Helped: 14
Lokasi: Mesir
| 23 Juli 2006 21:53 Re: sinkron dan asinkron | | |
|
| Hai
Synchronous reset means to sample the reset with the clock edge (either pos or neg)
Sementara Asynchronous reset cara untuk reset ketika kondisi reset pernah aktif.
Masalah penting di reset asynchrounous yang seharusnya e dihapus synchrnously dari ulang modul masukan dan hal ini dianggap sebagai masalah pada integrasi sistem.
Verilog berikut benar
| Quote: | sinkron: selalu @ (posedge CLK)
mulai
if (terlebih dulu == 0) ......
lain ..............
akhir
asynchronous: selalu @ (posedge CLK atau negedge terlebih dulu) |
IC digital desain, kita selalu menggunakan asynchrnous reset
Untuk transmisi sinkron berarti bahwa sinyal clock ditransfer dengan data sementara asynchronous satu jam berarti tidak ada info sama sekali.
Dalam asynchrnous transmisi, jam Fom diekstrak kembali data menggunakan sirkuit CDR (jam-data pemulihan) dan kemudian data yang akan disinkronkan dengan clock dari penerima pendaftaran domain menggunakan 2 FF setidaknya
Terima kasih |
|
| Kembali ke atas | |
|
polymath
Joined: 02 May 2006
Posts: 236
Helped: 23
Lokasi: Inggris
| 23 Juli 2006 23:06 Re: sinkron dan asinkron | | |
|
| Memahami kata-kata:
Synchronous
&
Asynchronous
Anda akan memahami dasar Synchronous & Asynchronous - apa-apa.
Polymath |
|
| Kembali ke atas | |
|
