| Author | Pesan |
|---|
r_p_sanna
Joined: 18 Oktober 2004
Posts: 69
|  19 Maret 2006 18:38 menciptakan pointer di Verilog | | |
|
| Hai,
apakah ada cara saya dapat membuat link pointer atau daftar di Verilog? i think VHDL memungkinkan membuat catatan yang saya percaya adalah sama dengan petunjuk di C. input are welcome. |
|
| Kembali ke atas | |
 |
Google
AdSense
| 19 Maret 2006 18:38 Iklan | | |
|
|
|
|
| Kembali ke atas | |
|
stevepre
Joined: 10 Mei 2001
Posts: 92
| 20 Maret 2006 9:57 Re: menciptakan pointer di Verilog | | |
|
| catatan VHDL bukan pointer. Ini hanyalah sebuah struktur data yang menggabungkan jenis tipe data menjadi satu.
tidak. Verilog tidak memberikan kemampuan semacam ini, kecuali sistem anda menggunakan Verilog. |
|
| Kembali ke atas | |
|
yaseen1
Joined: 20 Mei 2006
Posts: 49
| 31 Januari 2007 23:00 Re: menciptakan pointer di Verilog | | |
|
| | Tidaklah mungkin untuk membuat daftar link di Verilog. |
|
| Kembali ke atas | |
|
aji_vlsi
Joined: 10 September 2004
Posts: 640
Helped: 72
Lokasi: Bangalore, India
| 01 Feb 2007 5:36 Re: menciptakan pointer di Verilog | | |
|
| | yaseen1 wrote: | | Tidaklah mungkin untuk membuat daftar link di Verilog. |
Nah, Anda * bisa * model linked list, meskipun itu bagus sekali 2-bulan proyek magang mungkin. Setuju lebih mudah dengan VHDL dan bahkan lebih dengan SV.
Ajeetha, CVC
www.noveldv.com |
|
| Kembali ke atas | |
|
