| Author | Pesan |
|---|
tigerajs
Joined: 08 Feb 2006
Posts: 30
|  20 Februari 2006 3:17 apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| | plz help me |
|
| Kembali ke atas | |
 |
Aravind
Joined: 29 Juni 2004
Posts: 619
Helped: 23
Lokasi: indonesia
| 20 Februari 2006 3:40 apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| itu adalah aturan jempol u tidak boleh menggunakan a = # 5 b;
u dapat menggunakan # 5 a = b;
karena pernyataan menghalangi.
Blok b 1.it nilai selama 5 detik dan memberikannya kepada
2.a = b nilai terjadi setelah 5 detik.
simillary untuk non-blocking pernyataan yang sebaliknya
u harus mengikuti <= # 5b
karena wont blok pernyataan yang sesuai |
|
| Kembali ke atas | |
|
jarodz
Joined: 12 Maret 2005
Posts: 100
Helped: 14
| 20 Februari 2006 6:43 apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| A. # 5 a = b, setelah 5 satuan waktu, simulator mengeksekusi nilai assign b ke a.
B. a = # 5 b, ketika simulator mengeksekusi pernyataan ini,
menjaga nilai sekarang b, dan kemudian menetapkan nilai keeped ini untuk waktu yang setelah 5 unit.
Hal ini sama dengan "<=".
Hormat kami,
Jarod |
|
| Kembali ke atas | |
|
nand_gates
Joined: 19 Juli 2004
Posts: 908
Helped: 120
| 20 Februari 2006 8:32 Re: apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| Ini adalah cara satu model transportasi inersia penundaan dan keterlambatan dalam Verilog simulator.
Jika ur akrab dengan VHDL Anda akan mendapatkannya!
Saya mengasumsikan skala waktu sebagai 1ns
# 1 a <= b / / ini keterlambatan transportasi model b akan muncul di 'a' setelah 1 ns
a <= # 1 b / / ini inersia model penundaan 'a' mengikuti 'b' setelah 1 ns penundaan additin ke
setiap denyut nadi <1ns akan menyaring pada 'a'
Plaese merujuk link di bawah ini untuk VHDL!
http://www.gmvhdl.com/delay.htm |
|
| Kembali ke atas | |
|
novise
Joined: 14 Februari 2006
Posts: 12
| 20 Februari 2006 16:38 Re: apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| | ketika # 1a <= b digunakan b (t) adalah diberikan pada waktu t 1, di sisi lain ketika seorang <= # 1b digunakan b (t 1) diserahkan kepada pada waktu t 1 |
|
| Kembali ke atas | |
|
rsjgs
Joined: 14 Februari 2006
Posts: 10
| 26 Februari 2006 19:37 Re: apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| | perbedaan adalah bahwa dalam kasus pertama evaluasi RHS terjadi segera, tetapi Assigment setelah 1 ns. Dalam kasus kedua evaluasi itu sendiri dilakukan setelah 1 ns |
|
| Kembali ke atas | |
|
darylz
Joined: 24 Maret 2005
Posts: 132
Helped: 4
| 27 Februari 2006 3:21 apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| | bahwa kata nand_gates adalah ekstrak! |
|
| Kembali ke atas | |
|
bracketx
Joined: 11 Januari 2006
Posts: 12
| 28 Februari 2006 13:20 apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| | hehe, ada beberapa penjelasan. |
|
| Kembali ke atas | |
|
positive_edge
Joined: 13 Februari 2006
Posts: 6
| 01 Mar 2006 20:12 Re: apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| 1)
# 1 a <= b
Evaluasi tugas tertunda oleh kontrol waktu.
RHS ekspresi dievaluasi.
Tugas dijadwalkan yaitu <--- b (t 1)
2) a <= # 1 b
RHS ekspresi dievaluasi.
Tugas tertunda oleh waktu DNS dan dijadwalkan pada akhir antrian.
Arus terus di.
a <- simulasi b pada waktu t 1 |
|
| Kembali ke atas | |
|
AlexWan
Joined: 26 Desember 2003
Posts: 305
Helped: 6
| 02 Mar 2006 9:44 Re: apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| 1 # N a <= b
Menambahkan penundaan ke kiri-sisi (LHS) dari tugas untuk model nonblocking logika combinational cacat.
| Kode: |
modul adder_t2 (co, jumlah, a, b, ci);
output co;
output [3:0] sum;
input [3:0] a, b;
masukan ci;
reg co;
reg [3:0] sum;
selalu @ (a atau b atau ci)
# 12 (co, jumlah) <= a b ci;
endmodule
|
Jika sebuah perubahan pada waktu input 15, maka jika a, b dan ci input semua perubahan selama 9ns berikutnya, output akan diperbarui dengan nilai-nilai terbaru a, b dan ci. Gaya model ini memungkinkan para ci masukan untuk menyebarkan nilai dengan jumlah dan membawa output setelah hanya 3ns bukannya yang diperlukan 12ns delay propagasi.
Jadi, jangan tempat keterlambatan pada nonblocking LHS dari tugas untuk membuat model combinational logika. Ini adalah gaya koding yang buruk.
Setiap orang dapat mendapatkan lebih rinci inforamtion dari Clifford E. Cummings kertas. [/ Code] |
|
| Kembali ke atas | |
|
Weng
Joined: 13 Januari 2006
Posts: 32
| 03 Mar 2006 20:01 Re: apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| Apakah ini pemblokiran dan tugas nonblocking mencerminkan rangkaian sebenarnya?
Can anyone contoh kode? |
|
| Kembali ke atas | |
|
Google
AdSense
| 03 Mar 2006 20:01 Iklan | | |
|
|
|
|
| Kembali ke atas | |
|
Vonn
Joined: 06 Oct 2002
Posts: 254
Helped: 2
| 06 Mar 2006 2:25 Re: apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| yakin itu tidak ... sini adalah contohnya:
jika Anda menulis dalam proses Anda:
a = 1;
b = a;
c = b;
Pemblokiran ini adalah tugas a = b = c = 1 dan rangkaian yang dihasilkan akan menjadi 3 buffer terhubung satu sama lain
1 --- [penyangga ]---> a --- [b --- ]---> penyangga [penyangga ]---> c
sementara jika Anda menulis dengan menggunakan non-blocking
a <= 1;
b <= a;
c <= b;
Nonblocking ini adalah tugas yang berarti:
a = 1
b = nilai lama
c = nilai lama b
rangkaian yang sebenarnya akan f / f bukan buffer
1 --- [f / f ]---> a --- [f / f ]---> b --- [f / f ]---> c |
|
| Kembali ke atas | |
|
yuenkit
Joined: 20 Januari 2005
Posts: 110
Helped: 5
| 10 Maret 2006 10:21 Re: apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| | transportasi keterlambatan dan penundaan inersia |
|
| Kembali ke atas | |
|
Weng
Joined: 13 Januari 2006
Posts: 32
| 14 Maret 2006 3:41 Re: apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| | Quote: | Apakah ini pemblokiran dan tugas nonblocking mencerminkan rangkaian sebenarnya?
Can anyone contoh kode?
|
Aku menyesal bahwa saya tidak membuat pertanyaan saya jelas.
Apa yang ingin saya tanyakan adalah apakah ini menghalangi dan penundaan nonblocking mencerminkan tugas dengan sirkuit yang sebenarnya. Bagaimana melakukan penundaan dalam kedua tugas mensintesis untuk rangkaian? |
|
| Kembali ke atas | |
|
shiv_emf
Joined: 31 Agustus 2005
Posts: 641
Helped: 16
| 09 Sep 2006 18:18 apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| | Vonn telah memberikan contoh yang baik!! i dapat menggunakannya untuk merancang register geser? / |
|
| Kembali ke atas | |
|
archillios
Joined: 29 Juni 2005
Posts: 97
Helped: 4
| 12 September 2006 16:53 Re: apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| AlexWan benar, yaitu gaya pengkodean yang buruk bila digunakan dalam logika combinational modeling. Thanks for Alex!
melihat kode di bawah ini:
/ *
gaya coding contoh buruk
* /
modul adder_t2 (co, jumlah, a, b, ci);
output co;
output [3:0] sum;
input [3:0] a, b;
masukan ci;
reg co;
reg [3:0] sum;
selalu @ (a atau b atau ci)
# 12 (co, jumlah) <= a b ci; / / buruk penugasan non-blok penundaan gaya pengkodean
endmodule
modul tb;
reg [3:0] a, b;
reg ci;
kawat [3:0] sum;
kawat co;
adder_t2 Dut (. co (co),. sum (jumlah),. (a),. b (b),. ci (ci));
awal
mulai
# 0 (a, b, ci) = (4'h1, 4'h1, 1'h0);
# 50;
# 11 (a, b, ci) = (4'h2, 4'h5, 1'h1);
# 5 (a, b, ci) = (4'he, 4'h0, 1'h1);
# 9 (a, b, ci) = (4'h5, 4'h1, 1'h0);
# 50;
$ display ( "selamat malam");
$ stop;
akhir
endmodule
/////////////////////////////////////////
perilaku yang tidak terduga akan terlihat.
setelah a / b / ci adalah berubah, (co, jumlah) <= a b ci; yang dijadwalkan pada 12 satuan waktu kemudian, sebelum waktu itu datang, setiap perubahan yang a / b / ci akan mempengaruhi ( co, jumlah), sehingga penundaan tidak # 12. |
|
| Kembali ke atas | |
|
foster_cn
Joined: 14 Januari 2003
Posts: 74
Helped: 2
| September 14, 2006 7:06 apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| | apakah yang # 1 di sebuah <= # 1 b berarti waktu transisi flipflop? |
|
| Kembali ke atas | |
|
darylz
Joined: 24 Maret 2005
Posts: 132
Helped: 4
| September 14, 2006 7:13 apa perbedaan antara # 1 a <= b dan a <= # 1 b | | |
|
| | urutan tugas berbeda! |
|
| Kembali ke atas | |
|
